入等待状态。采用主从模式可以方便地将数据总线扩展成32位或更宽。其内部功能框图如图1所示。

    双口RAM芯片CY7C028作为一种性能优越的快速通信器件，大多CPU的高速数字系统中非常适用。其特点是：提供两套完全独立的数据线、地址线、读写控制线，允许两个CPU对双端口存储器同时进行操作；具有两套完全的中断逻辑，用于实现两个CPU之间的握手信号；具有完全独立的忙逻辑，可保护两个CPU对同一地址单元进行正确的读写操作。当两个CPU对双口RAM存取时，存在以下四种情况。 （1）两个CPU不同时对同一地址单元存取数据。 （2）两个CPU同时对同一地址单元读出数据。 （3）两个CPU同时对同一地址单元写入数据。 （4）两个CPU同时对同一地址单元操作，一个写入数据，另一个读出数据。 不难看出，在第一和第二种情况下，两个端口的存取不会出现错误，而第三种情况会出现写入错误，第四种情况会出现读出错误。为了避免两个CPU对同一地址单元进行访问时由于地址数据争用而造成的数据读写错误，CY7C028主要提供了以下几种工作方式，下面逐一介绍。 1．1 硬件判优方式 双口RAM CY7C028具有解决两个处理器同时访问同一地址单元的硬件仲裁逻辑。在双口RAM的两套控制线中，各有一个BUSY引脚。当两端的CPU不对双口RAM的同一地址单元存取时，BUSYL=H、BUSYR=H，可正常存储；当两端的CPU对双口RAM同一地址单元存取时，哪个端口的存取请求信号出现后，则其对应的BUSY=L，禁止其存取数据；在无法判定两个端口存取请求信号出现的先后顺序时，控制线BUSYL、BUSYR只有一个为低电平。这样，就能够保证对应于BUSY=H的端口能进行正常存取，对应于BUSY=L的端口不能存取，从而避免了两个CPU同时竞争地址资源而引发错误的可能。

图2

    1．2 中断判优方式 中断判优方式又称邮箱判优方式。CY7C028具有两套中断逻辑，通过两个INT引脚分别接收到两个CPU的中断引脚上，以实现CPU的握手。在双口RAM的数据传送中，两端的CPU都把双口RAM作为自己存储器的一部分。当两个CPU需要数据传送时，假设左端CPUL向右

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