需要增加某些测试与修正实效行(或列)的工艺环节，更重要的弱点是这种方案仅适用于RAM，不能用于ROM。

(2)纠错编码方案

这种方案是在存储芯片内部采用纠错编码，自动检测并纠正错误。此方案不需要额外的测试和纠正错误等工艺环节，除提高成品率外，还对可靠性有明显改进。这种方案最突出的优点是特别适合ROM；在对速度要求不高的情况下也可用于RAM。他的主要缺点在于要占用额外的芯片面积，同时因编译码而影响芯片整个的工作速度。将用于存储器系统级的纠错编码等容错技术引入存储器芯片内部，是提高存储芯片成品率和可靠性的有效措施。例如服务器中使用的ECC内存就采用了此技术。

本文的容错存储器采用纠错码方案，其实现框图如图1所示。

2．2　纠检错电路设计

纠检错电路必须配合CPU的读写时序进行工作，可以将CPU的时序分为读周期和写周期。在写周期时，总线通过纠错电路直接将数据写入到存储器，同时数据通过纠错电路产生5 b校验码写入到冗余存储器。读周期时分成2步，第1步从存储器和冗余存储器分别读取数据和校验位数据送入纠错电路锁存；第2步进行检错，如果没有错误直接将数据送出到数据总线，有2位错产生中断进行处理，有1位错对数据进行纠错并送入数据总线。因需要的是正确数据，如果是校验位出错则不进行任何处理，直接输出正确数据。

2．3　电路输入输出设计

RD，WR，CLK为CPU输入到纠检错信号，通过控制电路产生芯片内控制信号。在写信号时，DB［7．．0］从数据总线输入，通过锁存以后经过三态控制(Santai模块)写入到存储器，同时数据通过校验码产生模块(Paritygen)产生5 b校验码，通过三态控制写入冗余存储器。读信号时，存储器数据读入纠检错电路经过锁存后产生5 b校验码，同时与从冗余存储器读入的5 b检验码一起通过错误图样模块(Errorsample)，产生错误图样。通过错误图样检测错误，当数据产生错误时通

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